美國卡了六年脖子的華為，提出了一條新的半導體定律——“韜定律”。

“韜”來自希臘字母τ，在電路理論里代表時間常數(shù)，提出者是何庭波，在業(yè)內(nèi)有“華為芯片女王”之稱，國外同行直接用她的名字把這條定律稱為“Her’s Law”。

同期，何庭波宣布“新一代麒麟芯片將在今年秋季完整落地”。另據(jù)果鏈消息，蘋果也將在秋季推出搭載A20 Pro的iPhone 18系列。

表面上看，這是兩款旗艦手機的競爭。如果把時間拉長一點，蘋果代表的是過去60年半導體行業(yè)最成功的摩爾定律，而華為試圖證明的是當晶體管越來越難縮小時，芯片還能不能有其他路走。

今年秋天的科技春晚的真正主角，是兩種芯片進化哲學的首次公開較量。

蘋果的老路

在聊華為的技術(shù)前，我們先搞懂之前的芯片遇到了什么物理瓶頸。

大家常聽到的3nm、5nm，本質(zhì)上都是在芯片的二維平面上死磕“幾何微縮”，也就是把晶體管做得盡可能小，這樣在同樣的面積里就能塞進更多的晶體管。

蘋果新一代旗艦芯片的懸念，依然是看它究竟能用上臺積電最頂尖的2nm工藝，還是繼續(xù)壓榨改良版的3nm制程。

這絕不是場輕松的升級，是在物理極限邊緣反復摩擦。

在這個微觀尺度下，晶體管里最關(guān)鍵的“柵極絕緣層”，它的物理厚度已經(jīng)縮減到了1nm到1.5nm左右。一個硅原子的直徑大約是0.2到0.3nm。也就是說，這層用來阻擋電子的“墻”，真的只有3到5個原子那么厚。

這也是為什么會發(fā)生漏電的原因，這堵墻實在太薄了，薄到在量子隧穿效應下，電子可以直接穿墻而過，不再受柵極電壓的完全控制。在量產(chǎn)環(huán)境中，漏電也會造成良品率變低， 翻車概率更高，從而提高成本。

而且，這幾年蘋果A系列芯片的純性能提升，實在是拉完了，像擠牙膏一樣，而每次為了多擠出點性能，都要付出巨大的功耗代價。

依靠堆光刻機制程的老路，基本已經(jīng)看到天花板了。

華為的突圍

如果幾年前大漂亮不制約我們，不賣芯片，不賣EUV，華為大概也不會曲線救國開啟莫邪計劃的Plan B。既然退無可退，索性在芯片設計端直接掀桌子，這就是何庭波正式發(fā)布的τ定律。

所謂τ定律，簡單來說就是別再死磕把晶體管做小，而是把信號跑的時間壓短。

τ越小，芯片性能就越高。為了把這個τ值壓下來，「邏輯折疊技術(shù)」應運而生，既然在平面上擠不下了，最直觀的辦法就是往三維空間發(fā)展。

華為試圖在芯片設計階段，就把原本二維展開的邏輯電路重構(gòu)到三維空間，讓關(guān)鍵模塊在物理距離上更接近，從而縮短信號傳播時間。并且把需要頻繁對接的邏輯單元，在垂直空間上精準對齊，直接“打通樓板”進行連接。

原本在平面上隔著幾毫米并且需要繞一大圈才能說上話的兩個寄存器，直接變成了“睡在我上鋪的兄弟”。信號不用在平面上長途跋涉了，直接電梯直達。

同時，傳統(tǒng)平面芯片為了讓信號在長距離傳輸中不衰減，工程師必須在中間塞進大量的中繼器和緩沖器。中繼器和緩沖器本身不執(zhí)行邏輯運算，卻消耗功耗并占用寶貴的芯片面積。

如今邏輯折疊縮短物理距離后，驅(qū)動信號所需的緩沖器數(shù)量就會大幅減少。這在Intel的Foveros以及臺積電的SoIC，已被反復驗證， 3D封裝是降低功耗和提升能效比的核心優(yōu)勢之一。

為什么歐美研究了多年沒成功，華為卻把它落地了？因為三維邏輯折疊有三個行業(yè)公認的難點。

難點一，納米級混合鍵合。

過去歐美搞芯片堆疊，兩片晶圓之間是用焊錫連接的。這種錫球再小也有幾十微米，就像在兩層樓之間連了一根大粗電纜，延遲高、功耗大。

華為這次落地的是納米級混合鍵合技術(shù)。它徹底取消了中間的焊錫球，在分子層面讓兩片晶圓的銅電極進行無縫熔合，并且通過退火工藝讓銅原子互相擴散。這屬于絕對的微操，把對準精度和電極接觸面壓縮到了納米級，讓垂直互連間距逼近物理極限。

難點二，盜夢空間的多層夢境里，確定時間同時爆炸。

多層邏輯芯片疊在一起，最難的是“對表”問題。兩層電路之間的信號傳輸，必須精準控制在皮秒級別。就好像盜夢空間里用音樂同步，多層夢境一起蘇醒。

西方的舊思路，讓所有工位都聽同一個大喇叭喊口號，為了讓大家都聽清，就得配一堆放大器，調(diào)校難度極高，還極其費電。

華為的新思路是每一層芯片使用不同的本地時鐘域，但引入了實時動態(tài)相位校準技術(shù)。巧妙地避開了全局時鐘同步的功耗問題。

難點三，散熱問題。

華為解決方法是，在折疊設計時，通過算法故意把熱區(qū)在垂直空間上錯開擺放，避免熱量疊加。

在芯片外圍和先進封裝基板上，采用了超薄的高導熱新材料，如 3D 環(huán)形 VC 均熱板、先進陶瓷基板，將熱量快速導出。

秋季手機，實際體感差多少？

看到這估計所有人最關(guān)心的只有一件事，沒用上最頂尖的EUV光刻機，在實際體驗中真能和蘋果貼身肉搏嗎？

華為表示，今年秋天，新一代麒麟手機芯片將完整采用邏輯折疊技術(shù)，由單層擴展到雙層，晶體管密度和芯片性能都將大幅提升。

具體看華為這次用τ定律交出的數(shù)據(jù)，在完全不改變現(xiàn)有物理工藝的前提下，芯片的晶體管密度直接從155MTr/mm²漲到了238MTr/mm²，增幅高達 53.5%。

臺積電當家的5nm（N5）工藝，晶體管密度大約在170 MTr/mm²左右，而它用來大規(guī)模給蘋果、高通代工的改良版3nm（N3E）工藝，其純邏輯晶體管密度大約在220到250 MTr/mm²之間。

華為這次靠著邏輯折疊，追到初代3nm工藝，成本還低30%。但如果2nm出來預計突破300+ MTr/mm²。

在核心指標上，CPU主頻直接從之前的2.6GHz拉升到了3.1GHz，規(guī)劃中2029年達4GHz。單跟自己比較，可以說τ定律的確有提升。但目前A19 Pro已達4.26GHz，A20 Pro預計更高，還落后于前沿科技。

功耗效率方面，P核能效比整整提升了41%，不過物理代差依然存在。

如果回歸到普通用戶日常用手機的實際體感上，華為這套架構(gòu)重構(gòu)的優(yōu)勢才會顯現(xiàn)。

在日常刷信息流，冷啟動大型App，多任務切換中，考驗的是系統(tǒng)響應的瞬時爆發(fā)力，3.1GHz帶來的實際體感絲滑度，將直接追平蘋果。

蘋果為了壓制3nm/2nm下恐怖的量子隧穿漏電，往往要在發(fā)熱和降頻之間反復橫跳。而華為砍掉了50%以上不干活、純耗電的中繼器和緩沖器，P核省電 41%的紅利是實打?qū)嵉摹?/p>

這意味著今年秋天的華為新旗艦，在長時間玩游戲、拍視頻時的發(fā)熱量將明顯下降，續(xù)航大概率也會給我們驚喜，更重要是我們會更便宜。普通老百姓可不是什么追趕科技前沿的極客，中端乃至千元機市場上，可能會引領(lǐng)市場。

秋季春晚，好看就好看在它絕非兩部手機的輸贏，而是兩條進化之路的迎頭對撞。當動輒幾納米的營銷數(shù)字開始在日常體感中失效，屬于平面微縮的舊時代就已經(jīng)日薄西山。

何庭波還給了一個更遠的目標：到2031年，基于韜定律的高端芯片，晶體管密度要達到等效1.4納米制程的水平。

目前國外巨頭，樂觀預計要到2029年實現(xiàn)1.4納米制程。華為雖然晚兩年，但也直接追上了世界最先進水平，這已經(jīng)是一個了不起的勝利，由美國公司和西方產(chǎn)業(yè)鏈定義半導體的時代，要被終結(jié)了。

中國芯片的這一記空間長拳，才剛剛打向三維世界的無盡黎明。

*來自本原財經(jīng)；數(shù)據(jù)支持天眼查